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我国集成电路制造企业面临的困难与挑战4篇
【篇1】我国集成电路制造企业面临的困难与挑战
从电路设计到芯片完成离不开集成电路的制备工艺，本章主要介绍硅衬底上的CMOS 集成电路制造的工艺过程。有些CMOS 集成电路涉及到高压MOS 器件（例如平板显示驱动芯片、智能功率CMOS 集成电路等），因此高低压电路的兼容性就显得十分重要，在本章最后将重点说明高低压兼
容的CMOS 工艺流程。
1.1 基本的制备工艺过程
CMOS 集成电路的制备工艺是一个非常复杂而又精密的过程，它由若干单项制备工艺组合而成。下面将分别简要介绍这些单项制备工艺。
1.1.1 衬底材料的制备
任何集成电路的制造都离不开衬底材料——单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法，这两种方法制成的单晶硅具有不同的性质和不同的集成电路用途。
1 悬浮区熔法
悬浮区熔法是在20世纪50年代提出并很快被应用到晶体制备技术中。在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒的底部和在其下部靠近的同轴固定的单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒与籽晶间只靠表面张力形成的熔区沿棒长逐步向上移动，将其转换成单晶。
悬浮区熔法制备的单晶硅氧含量和杂质含量很低，经过多次区熔提炼，可得到低氧高阻的单晶硅。如果把这种单晶硅放入核反应堆，由中子嬗变掺杂法对这种单晶硅进行掺杂，那么杂质将分布得非常均匀。这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小市场份额。
2 直拉法
随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此直拉法制备的单晶越来越多地被人们所采用，目前市场上的单晶硅绝大部分采用直拉法制备得到的。
拉晶过程：首先将预处理好的多晶硅装入炉内石英坩埚中，抽真空或通入惰性气体后进行熔硅处理。熔硅阶段坩埚位置的调节很重要。开始阶段，坩埚位置很高，待下部多晶硅熔化后，坩埚逐渐下降至正常拉晶位置。熔硅时间不宜过长，否则掺入熔融硅中的会挥发，而且坩埚容易被熔蚀。待熔硅稳定后即可拉制单晶。所用掺杂剂可在拉制前一次性加入，也可在拉制过程中分批加入。拉制气氛由所要求的单晶性质及掺杂剂性质等因素确定。拉晶时，籽晶轴以一定速度绕轴旋转，同时坩埚反方向旋转，大直径单晶的收颈是为了抑制位错大量地从籽晶向颈部以下单晶延伸。收颈是靠增大提拉速度来实现的。在单晶生长过程中应保持熔硅液面在温度场中的位置不变，因此，坩埚必须自动跟踪熔硅液面下降而上升。同时，拉晶速度也应自动调节以保持等直生长。所有自动调节过程均由计算机控制系统或电子系统自动完成。
1.1.2 光刻
光刻是集成电路制造过程中最复杂和关键的工艺之一。光刻工艺利用光敏的抗蚀涂层（光刻胶）发生光化学反应，结合刻蚀的方法把掩模版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。
光刻的主要工艺步骤包括：光刻胶的涂覆，掩模与曝光，光刻胶显影，腐蚀和胶剥离。下面分别进行简要的介绍：
1 光刻胶涂覆
光刻胶是一种有机的光敏化合物。按照胶的极性可分为正性光刻胶和负性光刻胶。光刻胶在曝光之后，被浸入显影溶液中，在显影过程中，正性光刻胶爆过光的区域溶解的速度要快得多，理想情况下，未曝光区域保持不变。负性光刻胶正好相反，在显影剂中未曝光的区域将溶解，而曝光的区域被保留。正胶的分辨率往往较好，因此在集成电路制造中应用更为普及。
在光刻胶涂覆前，硅片要进行热处理以去除湿气，并且经粘附增强剂处理，然后用光刻胶溶液
旋转涂覆。在一个高温的热板上，溶剂挥发掉，通过选择光刻胶的粘度和涂覆旋转的速度，使光刻胶固化为十分均匀的薄膜，厚度约为1～2微米。
2 掩模与曝光
掩模版与圆片的对准至关重要，它将限制芯片的集成密度和电路的性能，因此在现代集成电路制造工艺中，采用了多种方法以保证掩模版与圆片的对准。
（1）多数步进机中，圆片并不直接对准掩模，而是圆片和掩模经过各自的光路，对准于曝光系统的光学链上。如果这两个对准过程不是精确匹配的，就会发生对准误差。为了避免这些系统误差，要周期性做基线校准处理。
（2）超出和缩进的消除。在接触式、接近式和扫描投影光刻机中，超出和缩进通常是由于圆片在一系列的工艺过程中由温度引起的物理尺寸的变化而造成的。步进机以全局对准模式可以减轻这个问题，应用良好的逐个位置对准方法甚至可以完全消除它。此外，该类型的误差也容易由于掩模温度的少量变化而产生。
（3）掩模材料的选择。石英由于具有较低的热膨胀系数（17105--︒⨯C ），常被选做制作掩模的材料。为了避免一整块8英寸掩模产生大于0.1微米的膨胀，需要掩模温度变化控制0.75℃。当大量光穿过掩模时，这个条件并不容易达到。亚微米步进机应用先进曝光系统控制掩模温度，以尽量减小这个问题。此外对准记号的畸变也可能造成芯片旋转和对不准。
曝光的方法主要有光学曝光、离子束曝光、电子束曝光和X 射线曝光等。
3 显影
显影是把潜在的光刻胶图形转变为最后的三维立体图像。这一过程中，最重要的参数是曝光与未曝光区域之间的溶解率比例(DR 。商用正胶有大于1000的DR 比，在曝光区域溶解速度为3000nm/min，在未曝光区域仅为几nm/min（暗腐蚀）。光刻胶的DR 可在显影时用反射率现场测量。
4 刻蚀与胶剥离
刻蚀包括湿法刻蚀和干法刻蚀，将在后面详细讨论。完成了上面所有的工艺过程后，最后，除了高温稳定的光刻胶，例如光敏聚酰亚胺，可以作为中间介质或缓冲涂覆而保留在器件上，要把所有的光刻胶剥离。为避免对被处理表面的损伤，应采用低温下温和的化学方法。
随着所需的特征尺寸的继续减小，光学光刻变得越来越困难。但目前随着光学光刻的不断改善和向更短波长的发展，预期，光学光刻可以具有分辨略小于0.1微米特征尺寸的能力。
1.1.3 刻蚀
刻蚀工艺主要包括湿法刻蚀和干法刻蚀两种。
1 湿法刻蚀
湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。它是一种纯化学刻蚀，具有优良的选择性，它刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。在硅片表面清洗及图形转换中，湿法刻蚀曾支配着集成电路工业一直到70年代中期，即一直到特征尺寸开始接近膜厚时。因为所有的半导体湿法刻蚀都具有各向同性。无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。此外湿法刻蚀还受更换槽内腐蚀液而必须停机的影响。
目前，湿法工艺一般被用于工艺流程前面的硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。
2 干法刻蚀
干法刻蚀是以等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；
而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折衷，得到目前广泛应用的一些干法刻蚀技术，例如：反应离子刻蚀(RIE 和高密度等离子体刻蚀(HDP 。这些工艺具有各向异性刻蚀和选择性刻蚀的特点。
3 剥离技术
图形转换过程的另一种工艺技术是剥离技术，这个工艺技术的优点在于可以处理离子轰击难以刻蚀的材料，并且可以避免对衬底和薄膜的损伤。
剥离技术的工艺流程如图1.1所示。首先涂厚光刻胶并形成所设计的图案，再使用蒸发技术淀
积一层金属薄膜，蒸发的一个特点是对高纵横比的图形覆盖性差。如果光刻胶显影后得到一个凹的刨面，金属条便会断线。接下来硅片浸到能溶解光刻胶的溶液中，直接淀积在硅片上的金属线将被保留，而淀积在光刻胶上的金属线将从硅片上脱离。
剥离技术的不足之处是，剥离掉的金属会影响到芯片的合格率。
图1.1 剥离技术的工艺流程
1.1.4 掺杂、扩散
在制造所有的半导体器件时都必须采用掺杂工艺，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构，比如MOS 管的源、漏区的形成等。为了保证器件能按设计要求正常工作，掺杂的区域的浓度与尺寸必须符合设计要求，而这些工作都是由掺杂工艺实现的。在半导体制造中主要的掺杂方法热扩散掺杂和离子注入掺杂。
1 热扩散掺杂
热扩散掺杂是指利用分子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向体硅中扩散并形成一定的分布。
热扩散通常分两个步骤进行：预淀积和再分布。预淀积是指在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。再分布是限定表面源的扩散过程，是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向体硅内扩散的过程，通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。
但是热扩散掺杂工艺具有一个很明显的缺点就是不能精确控制杂质的浓度，从而所生产出来的电路会与所设计的电路有一定的差别。
2 离子注入掺杂
随着半导体尺寸的缩小，精度的控制要求越来越严格，大多数工艺已经采用全离子注入工艺来替代热扩散掺杂以获得精确的浓度。
离子注入是通过高能量的离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入到体硅内，而在其它不需掺杂的区域，杂质离子被硅表面的保护层屏蔽，从而完成选择性掺杂。在离子注入过程中，电离的杂质离子经静电场加速打到硅片表面，通过测量离子电流可严格控制注入剂量。注入工艺所用的剂量范围很大，可以从轻掺杂的21110-cm
到诸如源/接触、发射极、埋层集电极等低电阻区所用的21610-cm 。某些特殊的应用要求剂量大于21810-cm 。另一方面，通过控制静电场可以控制杂质离子的穿透深度，典型的离子能量范围为5~200keV。
通常离子注入的深度较浅且浓度较大，必须进行退火和再分布工艺。由于离子进入硅晶体后，会给晶格带来大范围的损伤，为了恢复这些晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度一般在450~950℃之间。在退火的同时，杂质在硅体内进行再分布，如果需要还可以进行后续的高温处理以获得所需的结深。
1.1.5 化学气相淀积
在半导体制造工艺中，薄膜淀积工艺是一组非常重要的工艺，可分为物理淀积和化学淀积两类。
化学气相淀积(CVD 是一种常用的化学淀积工艺，是一个从气相向衬底沉积薄膜的过程。该工
艺通过化学反应的方式，在反应室内将反应的固态生成物淀积到硅片表面，形成所需要的薄膜。CVD 具有非常好的台阶覆盖能力，并且对衬底的损伤很小，因此在集成电路制造中的地位越来越重要。
下面介绍几种工艺上常用的化学气相淀积方法：
1 常压介质CVD
常压化学气相淀积(APCVD 是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。这种工艺所需的系统简单，反应速度快，并且其淀积速率可超过1000Å/min，特别适于介质淀积，但是它的缺点是均匀性较差，所以APCVD 一般用在厚的介质淀积。
2 低压CVD
随着半导体工艺特征尺寸的减小，对薄膜的均匀性要求以及膜厚误差要求不断提高，出现了低压化学气相淀积(LPCVD 。低压化学气相淀积是指系统工作在较低的压强下的一种化学气相淀积的方法。LPCVD 技术不仅用于制备硅外延层，还广泛用于各种无定形钝化膜及多晶硅薄膜的淀积，是一种重要的薄膜淀积技术。
3 等离子体增强CVD
等离子体增强化学气相淀积(PECVD 是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝上淀积SiO 2。工艺上等离子体增强化学气相淀积主要用于淀积绝缘层。
4 金属CVD
金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖正变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”（如图1.2）。“钉头”将显著降低布线密度。如果用金属CVD ，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD 材料。
侧视图
俯视图
“钉头”塞子
图1.2 使用钉头接触与填塞接触比较
1.2 双阱CMOS 工艺的主要流程
随着CMOS 集成电路制造工艺的不断发展，工艺线宽越来越小，现在0.18μm已经成为超大规模集成电路制造的主流工艺线，0.09μm甚至更小线宽的工艺线在部分实验室也已经开始用于制备超大规模集成电路。对于不同线宽的流水线，一个标准的CMOS 工艺过程虽然略有差别，但主要的过程基本相同，都包括第一节介绍的工艺过程。下面以光刻掩膜版为基准描述一个双阱硅栅双铝CMOS 集成电路的工艺过程的主要步骤，用以说明如何在CMOS 工艺线上制备CMOS 集成电路。
图1.3(a ~(m 所示的即为双阱单多晶、双铝CMOS 工艺的主要流程。下面对双阱CMOS 工艺的主要步骤进行较详细的说明。
n 阱掩膜板
(a
p 阱掩膜板
(b
有源区掩膜板
(c
p -场注入掩膜板
(d
耗尽型n 管掩膜板
(e
多晶硅栅掩膜板
(f
n +源漏注入掩膜板
(g
p +源漏注入掩膜板
(h
接触孔掩膜板
(i
金属铝1掩膜板
(j
过孔掩膜板
(k
金属铝2掩膜板
(l
压焊块掩膜板
(m
图1.3 双阱工艺主要流程
（a ） 制备n 型阱
1） 氧化p 型单晶硅衬底材料。
其目的是在已经清洗洁净的p 型硅表面上生长一层很薄的二氧化硅层，作为n 阱和p 阱离子注入的屏蔽层。
2） 在衬底表面涂上光刻胶，采用第一块光刻掩膜版进行一次光刻。
其图形是所有需要制作n 阱和相关n-型区域的图形，光刻的结果是使制作n 阱和相关n-型区域图形上方的光刻胶易于被刻蚀，当这些易于被刻蚀的光刻胶被刻蚀之后，其下面的二氧化硅层就易于被刻蚀掉。刻蚀过程采用湿法刻蚀技术，刻蚀的结果是使需要做n 阱以及相关n-型区域的硅衬底裸露出来。同时，当刻蚀完毕后，保留光刻胶，和其下面的二氧化硅层一起作为磷杂质离子注入的屏蔽层。
3） 离子注入磷杂质。
这是一个掺杂过程，其目的是在p 型的衬底上形成n 型区域—n 阱，作为PMOS 区的衬底。离子注入的结果是在注入窗口处的硅表面形成一定的n 型杂质分布，这些杂质将作为n 阱再分布的杂质源。
4） n 型杂质的退火与再分布。
将离子注入后的硅片去除表面所有的光刻胶并清洗干净，在氮气环境（有时也称为中性环境）下退火，恢复被离子注入所损伤的硅晶格。在退火完成后，将硅片送入高温扩散炉进行杂质再分布，再分布的目的是为了形成所需的n 阱的结深，获得一定的n 型杂质浓度分布，最终形成制备PMOS 所需的n 型阱。再分布过程中为了使磷杂质不向扩散炉中扩散，一般再分布开始阶段在较低温度的氧气气氛中扩散，其目的是在硅衬底表面形成二氧化硅的阻挡层，然后在较高温度、氮气环境中进行再分布扩散。
（b ） 制备p 型阱。
1） 将进行完步骤（a ）后的硅片进行第二次光刻。
其光刻掩膜版为第一次光刻掩膜版的反版，采用与步骤(a 相同的光刻与刻蚀工艺过程，其结果是使除n 阱以及相关n-型区域之外的硅衬底裸露出来。
2） 进行离子注入硼杂质。
3） 采用与步骤（a ）相同的退火与再分布工艺过程，最终形成制备NMOS 有源区所需的p 型
阱。
为了防止注入的硼杂质在高温处理过程中被二氧化硅“吞噬”，在再分布的初始阶段仍采用氮气环境，当形成了一定的杂质分布后，改用氧气环境，在硅表面生成一层二氧化硅膜，再分布的最后阶段仍在氮气环境中扩散。
（c ） 制备有源区。
所谓有源区是指将来要制作CMOS 晶体管、电阻、接触电极等的区域。其制备过程如下：
1） 氧化
由于氮化硅与硅的晶格不相匹配，如果直接将氮化硅沉积在硅表面，虽然从屏蔽场氧化效果是一样的，但由于晶格不匹配，将在硅表面引入晶格缺陷，所以，生长一层底氧将起到缓冲的作用。通过热氧化在硅表面生长一层均匀的氧化层，作为硅与氮化硅的缓冲层，而且这层底氧层去除后，硅表面仍保持了较好的界面状态。
2） 沉积氮化硅
采用CVD 技术在二氧化硅的上面沉积氮化硅。
3） 第三次光刻。
用第三块光刻掩膜版进行光刻，光刻的目的是使除有源区部分上方的光刻胶之外，其他部分的光刻胶易于刻蚀。
4） 刻蚀
当光刻胶被刻蚀之后，采用等离子体干法刻蚀技术将暴露在外面的氮化硅刻蚀掉。进而开形成有源区。
（d ） p 型场注入。
有源区外与n 型阱都不需要进行p 型场注入。P 型场注入的过程如下：
1） 光刻。
在硅表面涂胶之后，采用步骤（a ）所用的第一块光刻掩膜版进行光刻，其目的是使n 型阱上方的光刻胶不易被刻蚀。
2） 刻蚀。
采用湿法刻蚀除去其他部分的光刻胶。
3） 进行p 杂质注入。
其目的是提高n 阱外非有源区表面的浓度，这样可以有效地防止由于铝引线的经过而带来的寄生MOS 管。
（e ） 制备耗尽型MOS 管。
由于模拟集成电路中，有些设计需要采用耗尽型MOS 管，这样在CMOS 工艺工程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS 管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS 管区有源区的表面浓度，使MOS 管不需要栅电压就可以开启工作。
然后采用干氧-湿氧-干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的二氧化硅层，防止寄生MOS 管的形成。
再采用干法刻蚀技术除去所有的氮化硅，并将底氧化层也去除，在清洗以后进行栅氧化，生长一层高质量的氧化层。
最后进行阈值电压调整，所谓阈值电压调整就是在有源区的表面再进行一次离子注入，使阈值电压达到所需值。在栅氧化之后可分别采用步骤(a 和(b 所用的光刻掩膜版对PMOS 管和NMOS 管进行阈值电压调整，如果不进行阈值电压的调整就已经得到了满意的阈值电压，则调整工艺可去掉，视具体情况进行选择。
（f ） 制备多晶栅。
1） 沉积与掺杂
采用CVD 技术在硅片表面沉积一层多晶硅薄膜，在沉积多晶硅薄膜的同时，在反应室中通入掺杂元素，通常采用多晶硅掺磷（n 型掺杂）。
2） 光刻
在多晶硅表面涂胶，通过光刻，使多晶硅栅上方的光刻胶不易被刻蚀，这样通过刻蚀其他
部分的光刻胶。
3） 刻蚀
采用干法刻蚀技术刻蚀掉暴露在外面的多晶硅，再除去所有的光刻胶，剩下的多晶硅就是最终的多晶硅栅。
（g ） 制备NMOS 管的源漏区
1） 光刻
在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备PMOS 的区域和NMOS 的衬底接触孔的区域上方的光刻胶不易被刻蚀。
2） 离子注入
在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的砷离子注入，这样在NMOS 管的源漏区和PMOS 的衬底接触孔区形成了的重掺杂接触区，而NMOS 管的沟道区由于多晶硅栅的屏蔽而不受到任何影响，这点也体现了硅栅的自对准工艺。
（h ） 制备PMOS 管的源漏区。
1） 光刻
在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备NMOS 的区域和PMOS 的衬底接触孔的区域上方的光刻胶不易被刻蚀。
2） 离子注入
在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的硼离子注入，这样在PMOS 管的源漏区和NMOS 的衬底接触孔区形成了的重掺杂接触区，而PMOS 沟道区由于多晶硅栅的屏蔽而不受到任何影响。
在步骤(g 和(h 之后还要进行退火、再分布等工艺最终形成的NMOS 和PMOS 源漏区和各自的衬底接触孔。
（i ） 制备接触孔
1） 沉积与光刻
采用CVD 技术在硅片表面沉积一层较厚的二氧化硅薄膜，然后在表面涂胶，再利用光刻掩膜版进行光刻，使接触孔区的胶易于被刻蚀。
2） 刻蚀
除去接触孔区的光刻胶，然后再采用湿法刻蚀工艺除去接触孔区的所有的二氧化硅。同时采用低温回流技术使硅片上台阶的陡度降低，形成缓坡台阶。其目的是改善金属引线的断条情况
（j ） 制备第一层金属铝引线。
通过溅镀的方法在硅表面沉积一层金属层，作为第一层金属引线材料，然后在金属表面涂上胶，再利用光刻掩膜版进行光刻，使引线隔离区的光刻胶易于被刻蚀，除去这部分光刻胶，再采用干法刻蚀技术其下方的金属铝。
（k ） 制备第一层金属铝与第二层金属铝之间的连接通孔
经过一系列的工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，因此，双层金属引线间的介电材料就要求具有平坦度，或者说，要利用这层材料将硅表面变平坦。
1） 平坦介电材料过程
目前采用的技术是：首先是采用CVD 技术沉积一层二氧化硅，然后利用旋涂法再制作一层新的二氧化硅，最后再采用CVD 技术沉积二氧化硅，完成平坦的介电材料制作过程。
2） 介电材料的产生
最重要的是中间的一层二氧化硅的产生，它并不是普通的二氧化硅，而是采用了液态的含有介电材料的有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂的流动性来填补硅表面的凹处，然后经过热处理去除溶剂，留下的介电材料就是二氧化硅。
3） 连接通孔的制作
通过光刻和刻蚀工艺制备出第一层金属铝与第二层金属铝之间的连接通孔，目的是构造双层金属间的连接。
（l ） 制备第二层金属铝引线
这步工艺与(j 相类似，制备第二层金属铝引线。
（m ） 钝化处理
在硅圆片的表面涂上钝化材料，一般采用磷硅玻璃。然后通过光刻和刻蚀工艺将P AD 上的钝化刻蚀掉，作为与外界的连接点，而硅片的其他部分都钝化层的保护。钝化层可以有效地防止外界对器件表面的影响，从而保证了器件及电路的稳定性。
注意：对于双多晶三铝或双多晶五铝等CMOS 工艺过程与以上的步骤相似，不同之处在于多一次多晶的制备与三至五铝的制备及其相互之间的通孔的制备，而其多出的多晶与铝线及通孔的制备过程采用上面所介绍的相关步骤即可。
1.3 高压CMOS 器件及高低压兼容工艺
近年来，随着人民生活水平的不断高、集成电路的不断发展，高压集成电路的应用需求在不断地扩大。在交流电机的控制、工业生产自动化以及声音功放系统等方面直接需要高压IC 来实现其功能；
更多的应用在于高/低压混合集成电路，如超声换能器、平板显示器驱动电路、MEMS (微机械系统 、小型直流电机控制、打印机、发光设备以及一些电子自动化等领域，在这些领域应用往往是低压输入、高压输出。CMOS 高压集成电路具有工作频率高、功耗小、安全工作区（SOA ）宽、负温度系数等优点，同时它的制备工艺能兼容标准低压CMOS 工艺，并达到其最佳的性能，这样不但可以降低芯片制造成本，而且可以进行超大规模集成电路设计。
1.3.1 高压CMOS 器件
常见的高压MOS 器件主要有两大类：LDMOS 和VDMOS 。LDMOS 由于是平面结构，更易于大规模集成电路兼容，因此在绝大多数高低压兼容的集成电路中都采用LDMOS 结构，但是它也有一个致命的缺点：导通电阻大，为了达到大电流的要求，往往需要牺牲大量的版图面积，这样整个芯片的成本就会大大提高。相比VDMOS 的导通电阻比较小，达到同样的工作电流所占用的版图面积比较小，但它的缺点是：它是纵向结构，不易和低压CMOS 电路兼容。为了和低压CMOS 电路兼容，一般需要在漂移区的底部增加一层埋层，然后再通过漏结连接层，把漏结电流仍然从平面上引出，通过这种改进，从外表上看，它仍然是一个平面结构，可以和低压CMOS 电路完全兼容，图1.4所示的即为一种端口从同一平面引出的VDMOS 结构的剖面图。
+
图1.4 端口从同一平面引出的VDMOS 结构剖面图
高压二极管
高压PMOS
高压NMOS
低压CMOS
图1.5
高低压兼容CMOS 电路的纵向剖视图
而图1.5则是一个高低压兼容CMOS 电路的纵向剖视图，其中包括高压二极管、高压PMOS （HV －PMOS ）、高压NMOS （HV －NMOS ）以及低压CMOS 。图中高压CMOS 采用了LDMOS 结构。
高压管的一般设计流程是先根据所需设计的器件的指标（如电压、驱动电流等）确定能满足要
CMOS 集成电路制造工艺 求的高压管结构，然后采用 TSUPREM 等软件进行工艺模拟以确定所需的工艺参数（如掺杂浓度、 各种工艺过程所需的时间等） ，再把其输出的结果输入到 MEDICI 等软件进行器件模拟，通过模拟 结果（如电压等位线图等）确定所设计的高压管的结构与工艺参数是否满足所要设计的器件指标， 若不满足要求，则重复以上步骤，直到满足要求为止。
1.3.2 高低压兼容 CMOS 工艺 为了降低成本、实现单片化，高压器件结构的确定还必须考虑与低压器件兼容的问题，并采用 高低压兼容 CMOS 工艺， 而在高低压兼容工艺中主要考虑新增的高压工艺步骤不能影响到原来的标 准低压 CMOS 工艺过程， 下面以图 1.5 所示的结构图简要说明一下高低压兼容 CMOS 集成电路的制 备工艺以及其中的关键步骤。
表 1.1 即为高低压兼容的 CMOS 工艺的主要流程， 表中的顺序即为高低压兼容工艺的制备顺序。
表 1.1 高低压兼容 CMOS 的工艺流程 1.p 型衬底制备 2.高压 n 阱制备 3.n-型和 p-型漂移区制备 4.p 阱制备 5.低压 n 阱制备 6.场注入及场氧制备 7.阈值电压调节 8.高压 PMOS 的厚栅氧的制备与刻蚀 9.多晶栅制备 10.源漏制备 11.接触孔制备 12.铝引线制备 13.PAD 制备 在 p-衬底上制备一个高压 PMOS 所需的深 n 阱（表 9.1 中的第二步） ，其制备过程如同低压 n 阱的制备一样，只是其制备时的工艺参数远大于低压 n 阱制备时的工艺参数（如时间、浓度等） ， 高压 n 阱制备完成后制备高压 PMOS 的 p-型漂移区和高压 NMOS 的 n-型漂移区 （表 9.1 中的第三步） ， 紧接着制备高压 NMOS 的 p-阱（表 9.1 中的第四步） ，接下来的工艺与标准低压 CMOS 工艺完全一 致，只是高压 PMOS 的栅氧化层要另外先做一次（表 9.1 中的第八步） ，以达到耐压的要求。
表 9.1 中灰色的第 2～4 及第 8 步是高压 CMOS 特有的， 5～7 及 9～12 步与 1.2 节说明的标准 低压 CMOS 工艺完全相同。通过这个流程可以看到，新增的高压管制造工艺都是在低压 CMOS 电 路制备前完成的，因此只需将制备低压 CMOS 的衬底表面用二氧化硅及氮化硅保护，就完全消除高 压管制造工艺对低压 CMOS 的影响。
1.3.3 高压 PMOS 的厚栅氧刻蚀 在许多高低压兼容集成电路的应用中，高压 PMOS 的栅极往往需要与源极接相同的驱动电压， 即为高电压，这样高压 PMOS 的栅氧厚度很厚，不能采用与低压 CMOS 电路相同的栅氧化层，而 需要另外单独制备一次。并且由于刻蚀时不仅存在于器件的纵向，而且也存在于横向，所以这层厚 栅氧化层就不能像标准低压 CMOS 的薄栅氧化层一样作为源漏扩散的自然阻挡层， 而必须在源漏扩 散之前把这层多余的厚栅氧化层刻蚀掉。
所以在制作高压 PMOS 管时需要在工艺制备中用一块专门的掩膜版刻蚀此厚氧化层， 然后再制 备多晶硅栅。在制备多晶硅栅时，多晶硅栅光刻掩膜版必须与这块专门的掩膜版套准，最后利用多 晶硅栅的自对准来制备源漏。但是由于套刻时必然会存在套刻不准的现象（由于精度等原因） ，从 形式上分为图 1.6(a和(b所示的左、右误差。
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CMOS 集成电路制造工艺 （a） (b 图 1.6 (a 左误差 (b 右误差 如果多晶硅栅光刻掩膜版套准出现左误差时就会导致高压 PMOS 的栅被击穿， 因为靠近源区的 栅氧化层很薄；
如果多晶硅栅光刻掩膜版套准出现右误差时就会导致高压 PMOS 无法导通，因为源 区边界到虚线之间的沟道是无法导通的。
为了有效地解决这个问题，根据栅氧化层的厚度不同，可以采用以下两种方法：
1） 多晶硅栅自对准刻蚀 实践证明：如果栅氧化层厚度不是很厚（约 70nm 以下） ，刻蚀此氧化层不需要用一块专用 的掩膜版，而是充分利用多晶硅栅的自对准优点，即先制备多晶硅栅，然后利用它的自对 准来刻蚀此厚氧化层，最后同样利用多晶硅栅的自对准来制备源漏，具体工艺步骤示意图 如图 1.7 所示，这种制备工艺很好地避免了套刻精度误差带来的严重影响。
图 1.7 多晶硅栅自对准刻蚀 HV-PMOS 厚栅氧示意图 2） 增加 p 阱法 在方法 1）中，如果栅氧化层的厚度很厚，那么采用这种方法就会引起很高的台阶，这 样容易使铝引线发生断裂。因此可以在高压 PMOS 增加了一个 p 阱区。即在高压 NMOS 的 p 阱的制备的同时在高压 PMOS 制备一个 p 阱区，这样避免了增加掩膜版而带来的生产成 本提高。
高压 PMOS 的 p 阱区和厚栅氧的相对物理位置非常重要，这主要是有工艺厂家的光刻 精度及横向扩散有关，假如光刻精度为 0.5µm，p-well 区的结深为 1µm，则 p-well 区的横向 扩散为 0.8µm 左右，那么厚栅氧的光刻左边界和 p-well 区光刻右边界应重叠 0.2µm。为防止 左误差的发生，高压 PMOS 的多晶硅栅的光刻左边界应缩进厚栅氧的光刻左边界 0.5µm。
多晶硅栅、厚栅氧与 p-区之间的光刻物理位置如图 1.8 所示。
图 1.8 多晶硅栅、厚栅氧和 p-区三者的物理光刻图 在工艺制备中，采用图 1.8 所示的结构可以克服前面所提到的由于光刻所带来的左、右误差。
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CMOS 集成电路制造工艺 不论发生左误差还是右误差 HV-PMOS 都能正常工作；
同时这种结构又很好地降低了氧化层台阶的 高度，从而避免了铝引线的断裂。
高压 PMOS 最终可能出现的左、右两种极限误差如图 1.9(a与 1.9(b所示，由此图可以看出， 采用图 1.8 的结构，即使出现图 1.9 所示的两种极限误差也能使高压 PMOS 管正常工作。
高压 PMOS p+ 1.0 p+ 1.0 p+ p 型阱 1.0 高压 PMOS p+ P 型漂移区 p 型阱 深 n 型阱 p 型漂移区 深 n 型阱 P 型衬底 P 型衬底 （a） 图 1.9 (a 实际最大左误差 (b (b 实际最大右误差 1.3.4 高低压之间的隔离 在高低压兼容 CMOS 集成电路中， 高压之间以及高低压之间的隔离非常重要， 否则在高压之间、 高压与低压之间的信号就会相互串扰， 如果隔离不好高压信号甚至会引起低压 CMOS 电路的击穿烧 毁。下面讨论一下三种常用的隔离方法：
PN 结隔离、自隔离以及介质隔离。
1） PN 结隔离 即在衬底上进行局部的高浓度 P 型杂质和高浓度 N 型杂质深层扩散， 高浓度 P 型杂质层接 低电平，高浓度 N 型杂质层接高电平，这样就形成了一个反偏的 PN 结。因为 PN 结反偏下有 很大的电阻，从而起到隔离作用。
低压 CMOS 器件之间、高低压区间常用 PN 结来隔离。但这种隔离方法的缺点是在高温下 隔离效果变差，使器件及电路的工作性能降低。在图 1.2 中所示的高低压之间的隔离就是采用 这种方法。
2） 自隔离 MOS 管具有自隔离特征：因为当 MOS 管导通时源区、漏区以及源漏区之间的沟道都被耗 尽区所包围，而耗尽区与衬底之间形成了高阻区从而形成隔离；
当 MOS 管截止时，漏极与衬 底之间的 PN 结处于反偏，故漏区上的高压又被耗尽区所隔离。在带有漂移区的高压偏置栅 MOS 管及弱化表面电场结构的 LDMOS 管常常采用这种方法进行隔离。
但这种自隔离方式存在着以下缺点：
（a） 高压管必须设计成环形结构，漏区在中间，并完全被栅区和源区包围。
（b） 自隔离可用于集成多个输出 MOS 管，但必须采用共源连接方式。
因此在 LDMOS 结构的高压管中通常设计成如图 1.10 所示的“跑道型”结构，这种结构的优 点是：
（a） 可以增大曲率半径，提高 LDMOS 的击穿电压. （b） 可以使 LDMOS 自隔离，不影响到其他器件的工作性能。
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CMOS 集成电路制造工艺 图 1.10 跑道型高压管结构 3 介质隔离 随着高压 CMOS 集成电路的工作电压、电流的进一步提高，大电流噪声将大大增加， 常常会引起同一块芯片内其他电路的误动作，而此时由于器件的温度较高，PN 结隔离一般 难以达到理想的效果。而介质隔离在高温下仍可保持较好的隔离特性，可以大大改善整个 CMOS 集成电路的工作性能。介质隔离通常是硅片直接键合形成介质隔离或采用电解质隔 离，这种隔离技术难度大，成本高，在基于 SOI 材料制备的 CMOS 集成电路中，一般采用 介质隔离的方法进行隔离。
在高低压兼容的 CMOS 工艺中，进行版图设计时高压区与低压区应明显隔离开，以免相互之间 的串扰，现在常用而比较有效的方法是在高压区与低压区之间隔开一定的距离并设计两个保护环：
一个为地环，另一个则为电源环，以满足隔离的需要。
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【篇2】我国集成电路制造企业面临的困难与挑战
我国集成电路行业发展概况
1、集成电路产业链
集成电路行业主要包括集成电路设计、集成电路制造、集成电路封装和集
成电路测试等细分领域，芯片（集成电路的载体）生产的具体流程如下：
芯片设计是芯片的研发过程，通过系统设计和电路设计，将设定的芯片规
格形成设计版图的过程。其中设计版图是一款芯片产品的最初形态，决定了
芯片的性能、功能和成本，是芯片设计过程中的重要环节。设计版图完成后进行光罩制作，形成模版。
晶圆生产是将光罩上的电路图形信息大批量复制到晶圆裸片上，在晶圆裸
片上形成电路的过程，即晶圆的量产。晶圆生产后通常需要对晶圆进行测试，检测晶圆的电路功能和性能，并将不合格的晶粒标识出来。
芯片封装是将晶圆进行切割、焊线、塑封，使芯片电路与外部器件实现电
气连接，并为芯片提供机械物理保护的工艺过程。
芯片测试是指利用集成电路设计企业提供的测试工具，对封装完毕的芯片
进行功能和性能测试。测试合格后，即形成可供整机产品使用的芯片产品。
集成电路设计行业是集成电路产业的灵魂和核心，设计版图直接决定了芯片的功能、性能和成本，集成电路设计业的发展将成倍地带动终端电子制造业的大规模发展。
2、集成电路产业经营模式
全球集成电路产业有两种主流经营模式，分别是 IDM 模式和垂直分工模
式。
（1）IDM 模式
IDM 模式（Integrated Device Manufacture，垂直整合制造），指垂直整合制造商独自完成集成电路设计、晶圆制造、封装测试的全产业链环节。集成电路设计只是其中的一个部门，企业同时还拥有自己的晶圆厂、封装厂和测试厂。
目前，仅有三星、英特尔等少数国际巨头采用该模式。
（2）垂直分工模式
垂直分工模式，是20世纪80年代开始逐渐发展起来的产业链专业化分工的商业模式。该模式下在各主要业务环节分别形成了专业的厂商，即包括上游的集成电路设计企业（Fabless）、中游的晶圆代工厂和下游的芯片封装测试厂。其中：Fabless 设计企业直接面对终端客户需求，晶圆代工厂以及封装测试厂为Fabless 设计企业服务。
【篇3】我国集成电路制造企业面临的困难与挑战
学习总结
学习了集成电路制造工艺的课程，了解和掌握了很多关于集成电路的设计与具体细节的知识，在此总结一下最近学习的情况和心得。
通过整体学习掌握了微电子工艺的初步理论知识和制作细节，所谓微电子工艺，就是指用半导体材料制作微电子产品的方法、原理、技术。不同产品的制作工艺不同，但可将制作工艺分解为多个基本相同的小单元，再将不同的小单元按需要顺序排列组合来实现。
具体以一个最常用的芯片设计为例，首先将大自然中仅次于氧含量的硅做成硅棒，然后切片，再经过20到30步工艺步骤做成硅片然后再对做好的芯片进行测试，再经过封装成成品，完了再经过成品测试找出不符合标准的芯片，再包装到上市出售。
英特尔公司的联合创始人之一戈登摩尔提出了一个很著名的论断：即“摩尔定律”，集成电路上能被集成的晶体管数目，将会以每18个月翻一番的速度稳定增长。该论断到目前为之还在适用，但到以后会不会出现如此的情况就很难下定论，因为随着工艺的成熟，技术的进步，加工水平的提升，该速度会不会面临艰难的挑战也是一个谜。
在本次学习过程中，首先了解了硅作为集成电路的基础性材料，主要是由于它有一下几个特点：原料充分；
硅晶体表面易于生长稳定的氧化层，这对于保护硅表面器件或电路的结构、性质很重要；
重量轻，密度只有2.33g/cm3；
热学特性好，线热膨胀系数小，2.5*10-6/℃ ，热导率高，1.50W/cm·℃；
单晶圆片的缺陷少，直径大，工艺性能好；
机械性能良好。
在掌握了硅的优点之后，熟悉了单晶硅的生长。采用熔体生长法制备单晶硅棒：多晶硅→熔体硅→单晶硅棒；
按制备时有无使用坩埚又分为两类：有坩埚的：直拉法、磁控直拉法；
无坩埚的：悬浮区熔法。
单晶硅的生长原理为：固体状态下原子的排列方式有无规则排列的非晶态，也可以成为规则排列的晶体。决定因素有三方面: 物质的本质：原子以哪种方式结合使系统吉布斯自由能更低。温度高时原子活动能力强，排列紊乱能量低，而低温下按特定方式排列结合能高可降低其总能量----这是热力学的基本原则。
熔融液体的粘度：粘度表征流体中发生相对运动的阻力，随温度降低，粘度不断增加，在到达结晶转变温度前。粘度增加到能阻止在重力作用物质发生流动时，即可以保持固定的形状，这时物质已经凝固，不能发生结晶。
熔融液体的冷却速度：冷却速度快，到达结晶温度原子来不及重新排列就降到更低温度，最终到室温时难以重组合成晶体，可以将无规则排列固定下来。
然后，在单晶硅里进行掺杂，主要有：液相掺杂，气相掺杂，中子辐射掺杂三类。液相掺杂可直接在坩埚内加入杂质元素制造特定电阻率圆片。利用杂质的扩散机理，在用区熔法拉制硅单晶的过程中加入气相杂质氛围，并通过控制杂质气体的杂质含量和气体流量的方法控制单晶的电阻率。在单晶炉内通入的惰性气体中加入一定量的含掺杂元素的杂质气体。在杂质气氛下，蒸发常数小的杂质部分溶入熔体硅中，掺入单晶体内。无坩埚生长单晶法，一般采用气相掺杂方法。NTD法是一种内掺杂方法，所用原始硅单晶是不掺杂的本征单晶，将它放在原子反应堆中进行中子辐照，使硅中的天然同位素30Si俘获中子后产生不稳定的31Si,经过半衰期(2.62h)的β衰变生产不稳定的31P，从而实现对硅单晶的磷(n型)掺杂。
在微电子工艺中，外延(epitaxy)是指在单晶衬底上，用物理的或化学的方法，按衬底晶向排列（生长）单晶膜的工艺过程。新排列的晶体称为外延层，有外延层的硅片称为（硅）外延片，与先前描述的单晶生长不同在于外延生长温度低于熔点许多，外延是在晶体上生长晶体，生长出的晶体的晶向与衬底晶向相同，掺杂类型、电阻率可不同。n/n+，n/p，GaAs/Si。
使用外延工艺主要有一下两个优点：高的集电结击穿电压和低的集电极串联电阻，利用外延技术的pn结隔离是早期双极型集成电路常采用的电隔离方法。
外延工艺常用的硅源：四氯化硅 SiCl4(sil.tet)，是应用最广泛，也是研究最多的硅源---主要应用于传统外延工艺；
三氯硅烷 SiHCl3(TCS)，和 SiCl4类似但温度有所降低----常规外延生长；
二氯硅烷SiH2Cl2( DCS) ----更低温度，选择外延；
硅烷SiH4，更适应薄外延层和低温生长要求，得到广泛应用；
新硅源：二硅烷Si2H6-----低温外延。
二氧化硅是微电子工艺中采用最多的介质薄膜。二氧化硅薄膜的制备方法有：热氧化、 化学气相淀积、物理法淀积、阳极氧化等。热氧化是最常用的氧化方法，需要消耗硅衬底，是一种本征氧化法。
在掺杂的步骤中，包含了热扩散和离子注入两种方法。由于热扩散成本较低容易实现在以前的制作工艺中经常采用，而离子注入方法比热扩散更加精确，实现掺杂的效果比掺杂好，但是离子注入的一个最大劣势是成本高，就单个离子注入机比较昂贵，配合其他的设备整个成本比较高。下面就分别说一下热扩散和离子注入的方法。
扩散是微电子工艺中最基本的工艺之一，是在约1000℃的高温、p型或n型杂质气氛中，使杂质向衬底硅片的确定区域内扩散，达到一定浓度，实现半导体定域、定量掺杂的一种工艺方法，也称为热扩散。目的是通过定域、定量扩散掺杂改变半导体导电类型，电阻率，或形成PN结。
固相扩散是通过微观粒子一系列随机跳跃来实现的，这些跳跃在整个三维方向进行，主要有三种方式：间隙式扩散、替位式扩散、间隙—替位式扩散。扩散工艺是要将具有电活性的杂质，在一定温度，以一定速率扩散到衬底硅的特定位置，得到所需的掺杂浓度以及掺杂类型。主要有两种方式：恒定表面源扩散和限定表面源扩散。
所谓离子注入，就是离化后的原子在强电场的加速作用下，注射进入靶材料的表层，以改变这种材料表层的物理或化学性质。基本过程为：将某种元素的原子或携带该元素的分子经离化变成带电的离子，在强电场中加速，获得较高的动能。注入材料表层（靶）以改变这种材料表层的物理或化学性质。
离子注入的特点：各种杂质浓度分布与注入浓度可通过精确控制掺杂剂量（1011-1017 cm-2）和能量（5-500 keV）来达到；
同一平面上杂质掺杂分布非常均匀（±1% variation across an 8’’ wafer）；
非平衡过程，不受固溶度限制，可做到浅结低浓度 或深结高浓度；
注入元素通过质量分析器选取，纯度高，能量单一；
低温过程（因此可用多种材料作掩膜，如金属、光刻胶、介质）；
避免了高温过程引起的热扩散；
易于实现对化合物半导体的掺杂；
横向效应比气固相扩散小得多，有利于器件尺寸的缩小；
可防止玷污，自由度大；
会产生缺陷，甚至非晶化，必须经高温退火加以改进；
设备相对复杂、相对昂贵（尤其是超低能量离子注入机）；
有不安全因素，如高压、有毒气体。
离子注入和热扩散的不同之处是，离子注入还需进行退火处理，因为进行了离子注入时可能将排列合理的原子给替换或是排挤的不在其原来的位置了，所以必须进行退火来进行恢复。在某一高温下保持一段时间，使杂质通过扩散进入替位，有电活性；
并使晶体损伤区域“外延生长”为晶体，恢复或部分恢复硅的迁移率，少子寿命。退火效果(q/NA,μ,τ)，与温度，时间有关。一般温度越高、时间越长退火效果越好。退火后出现靶的杂质再分布。
退火条件：依据损伤情况定，目的是激活杂质，恢复电学特性；
注入杂质的质量，剂量、剂量率，能量；
靶温。退火方法：高温退火；
快速退火：激光、宽带非相关光、电子束退火。
化学气相淀积(Chemical Vapor Deposition, CVD)是把构成薄膜元素的气态反应剂或液态反应剂的蒸气以合理的流速引入反应室，在衬底表面发生化学反应并在衬底上淀积薄膜的工艺方法。淀积的薄膜是非晶或多晶态，衬底不要求是单晶，只要是具有一定平整度，能经受淀积温度即可。
相比化学汽相淀积还有物理汽相淀积法，物理气相淀积（Physical vapor deposition，PVD）是利用某种物理过程实现物质转移，将原子或分子由（靶）源气相转移到衬底表面形成薄膜的过程。
完成了以上工作步骤之后还要进行光刻，光刻(photolithography)就是将掩模版（光刻版）上的几何图形转移到覆盖在半导体衬底表面的对光辐照敏感薄膜材料（光刻胶）上去的工艺过程 。光刻系统的主要指标包括分辨率、焦深、对比度、特征线宽控制、对准和套刻精度、产率以及价格。一般的光刻工艺要经历底膜处理、涂胶、前烘、曝光、显影、坚膜、刻蚀、去胶、检验工序。
光刻技术中一般存在以下的问题：半导体器件和集成电路的制造对光刻质量有如下要求：一是刻蚀的图形完整，尺寸准确，边缘整齐陡直；
二是图形内没有针孔；
三是图形外没有残留的被腐蚀物质。同时要求图形套刻准确，无污染等等。但在光刻过程中，常出现浮胶、毛刺、钻蚀、针孔和小岛等缺陷。
广义而言，刻蚀技术包含了所有将材质表面均匀移除或是有选择性地部分去除的技术，可大体分为湿法刻蚀（Wet Etching）和干法刻蚀（Dry Etching）两种方式。
影响刻蚀工艺的因素分为外部因素和内部因素。外部因素主要包括设备硬件的配置以及环境的温度、湿度影响，对于操作人员来说，外部因素只能记录，很难改变，要做好的就是优化工艺参数，实现比较理想的实验结果。内部因素就是在设备稳定的情况下对工艺结果起到决定性作用。
集成电路对互连布线有以下要求：①布线材料有低的电阻率和良好的稳定性；
②布线应具有强的抗电迁移能力；
③布线材料可被精细刻蚀，并具有抗环境侵蚀的能力；
④布线材料易于淀积成膜，粘附性要好，台阶覆盖要好，并有良好的可焊性。
多层互连，一方面可以使单位芯片面积上可用的互连布线面积成倍增加，允许可有更多的互连线；
另一方面使用多层互连系统能降低因互连线过长导致的延迟时间的过长。因此，多层互连技术成为集成电路发展的必然。多层互连系统主要由金属导电层和绝缘介质层组成。因此可从金属导电层和绝缘介质层的材料特性，工艺特性，以及互连延迟时间等多个方面来分析ULSI对多层互连系统的要求。
微电子芯片封装在满足器件的电、热、光、机械性能的基础上，主要应实现芯片与外电路的互连，并应对器件和系统的小型化、高可靠性、高性价比也起到关键作用。微电子封装通常有五种作用，即电源分配、信号分配、散热通道、机械支撑和环境保护。器件封装在国际上已成为独立的封装产业，并与器件测试、器件设计和器件制造共同构成微电子产业的四大支柱。
对未来测试技术的展望：内外带宽差异；
混合电路测试；
系统级芯片测试；
内嵌存储器与自我校正；
芯片性能的提高与测试精度的矛盾；
集成度的提高使得同样失效机理影响更严重；
外部测试设备的高昂价格与IC成本降低的要求相冲突。
综上将学习的整个过程和学习到的知识进行了一下梳理，很好的了解和掌握了更多的关于IC的综合知识。
【篇4】我国集成电路制造企业面临的困难与挑战
我国集成电路设计行业研究
（一）行业整体情况
1、集成电路行业
集成电路是一种微型的电子器件，是经过一定的工艺，把构成一定功能的 电路所需的电子元器件及连接导线制作在一小块或几小块半导体晶片或介质基片上，并封装在一个管壳内，成为具有所需电路功能的微型结构。集成电路具 有高度集成化、低功耗和高可靠性等优点，同时其成本较低，便于大规模生产，在电子设备领域得到广泛应用。集成电路产业是促进经济发展的关键基础产业，是世界上发展最为迅速和竞争最为激烈的产业之一。
（1）全球集成电路行业发展情况
全球集成电路行业在过去三十年的时间中，在以美国和欧洲为首的西方发达国家带领下经历了从无到有的进步。其后以日本、韩国、中国台湾为代表的新势力的崛起，为全球集成电路经营模式带来的革新，晶圆代工厂以及Fabless的设计厂商的出现在全球集成电路的生产产能、生产工艺以及技术路径上都带来了前所未有的快速提升。之后在面对全球消费电子，包括计算机、便携式电脑、智能手机、智能手表等应用产品的发展和普及浪潮下，集成电路产业逐渐成为全球经济发展的支柱型产业之一。根据WSTS统计显示，全球集成电路市场规模从2012年的2,382亿美元增长至2018年的3,933亿美元，年均复合增长率为8.71%。在经历了2015、2016年震荡调整后，2017年全球集成电路市场复苏，销售额较2016年增长24.03%；
而2018年全球集成电路市场供给趋于充裕，全年销售额较2017年增长14.60%，增速趋于放缓。
2012年-2018年全球集成电路销售额
数据来源：Wind资讯、WSTS
（2）我国集成电路行业发展情况
集成电路产业作为现代信息产业的基础和核心产业之一，是关系国民经济和社会发展全局的基础性、先导性和战略性产业，在推动国家经济发展、社会进步、提高人们生活水平以及保障国家安全等方面发挥着广泛而重要的作用，已成为当前国际竞争的焦点和衡量一个国家或地区现代化程度以及综合国力的重要标志。随着国内经济的不断发展以及国家对集成电路行业的大力支持，我国集成电路产业快速发展，产业规模迅速扩大，技术水平显著提升，有力推动了国家信息化建设。
2012-2018年中国集成电路销售规模
数据来源：Wind资讯、中国半导体行业协会
近年来，凭借着巨大的市场需求、较低的生产成本、丰富的人力资源，以及经济的稳定发展和有利的政策环境等众多优势条件，中国集成电路产业实现了快速发展。根据中国半导体行业协会的数据显示，我国集成电路行业在2017年、2018年销售规模分别达到5,411亿元、6,532亿元。受到国内“中国制造 2025”、“互联网+”等带动，以及外资企业加大在华投资影响，过去三年行业销售规模增速分别为20.10%、24.81%、20.71%，整体增速高于全球水平且较为稳定。
2、集成电路设计行业
（1）全球集成电路设计行业发展情况
集成电路行业包括集成电路设计业、集成电路制造业、集成电路封装业、集成电路测试业、集成电路加工设备制造业等子行业。集成电路设计（IC设计）行业作为集成电路行业的子行业，处于产业链的上游，主要根据终端市场的客户需求，设计开发各类芯片产品，对于下游应用市场有着密切的依赖关系，近年来来自于汽车电子、工业控制、医疗电子、移动通讯、消费电子、移动互联网、显示照明等市场发展有力促进了集成电路设计行业的快速发展。
集成电路设计行业兼具资金密集型和技术密集型等特征，对企业的研发水平、技术积累、研发投入、资金实力及产业链整合运作能力等均有较高要求，因此在集成电路子行业中毛利率水平相对较高，也是行业持续发展的重要基础。
2001-2018年全球IC设计产业市场规模
数据来源：IC Insights
随着全球电子信息产业的快速发展，全球集成电路设计行业一直呈现持续增长的势头。然而，由于智能手机、笔记本电脑等终端产品进入成熟期，增量放缓，而物联网、人工智能等新兴领域仍处于技术积累阶段，对行业的贡献度较低，2015年全球IC设计行业市场规模出现小幅滞涨，于2016年再次实现正向增长。2018年全球IC设计行业销售额达1,139亿美元，较2017年增长13.90%。
（2）我国集成电路设计行业发展情况
经过十年“创芯”发展，国内集成电路产业呈现集聚态势，逐步形成以设计业为龙头，封装测试业为主体，制造业为重点的产业格局。虽然我国集成电路设计行业起步较晚，但发展速度较快，根据中国半导体行业协会的数据，我国集成电路设计企业销售规模在2016至2018年分别为1,644亿元、2,074亿元、2,519亿元，同比增速分别达到24.10%、26.10%、21.50%，高于全球集成电路设计行业平均水平。
2010年-2018年中国集成电路设计企业销售额
数据来源：Wind资讯、中国半导体行业协会
我国集成电路设计行业实现高速增长主要来自于以下三大因素：
①中国市场作为近年来提供全球集成电路行业需求的主要市场之一，在个人电脑、智能手机、平板电脑等领域为行业提供了爆发式的需求增长。未来在可穿戴设备、智能家居等消费电子领域，将更加显现我国集成电路市场的内生增长动力。
②我国作为劳动力市场的输出国，在基本劳动力上具有相对其他地区的天然优势。集成电路设计行业作为人力和技术的密集型行业，伴随着我国设计行业市场规模的逐渐扩大，对研发人员的需求也逐年提升，而我国拥有大量且具备专业素质的基层设计人员，为企业带来劳动力成本的优势，提供了强而有力的行业竞争力。
③考虑到我国相对突出的集成电路消费市场空间，以及制造及劳动力成本优势，越来越多的全球集成电路厂商在国内投资设厂。同时，基于我国政府对于集成电路产业的大力支持，优质的本土半导体企业已逐步具备一定规模及实力，深度参与全球市场竞争，进一步促成全球集成电路产业中心逐渐向我国转移的趋势。
3、集成电路存储芯片行业
通俗而言，在计算设备的运算过程中，原始数据的输入、计算设备运算过程中的中间结果以及最终运行结果都会经过计算设备中的存储器并在一定期限内保留其中，所以集成电路存储芯片作为保存信息的记忆设备是现代信息技术发展的核心部件之一。
2018年半导体产业产品结构图
数据来源：WSTS
根据WSTS统计，2018年全球半导体市场销售规模为4,688亿美元，其中集成电路存储芯片的销售规模最大，为1,580亿美元，占半导体市场34%的份额。可见集成电路存储芯片作为存储芯片、逻辑电路、模拟电路、微处理器四大集成电路产品之一，有着重要的产业地位。伴随着未来移动互联网、大数据等新兴产业的进一步发展，集成电路存储器芯片对于现代化信息通讯以及信息安全等领域有着至关重要的作用。
（1）全球存储芯片发展情况
集成电路存储芯片的种类繁多，不同技术原理下催生出不同的产品，具有各自的优缺点和适用领域。若按照信息保存的角度来分类，可以分为易失性存储芯片和非易失性存储芯片。易失性存储芯片在所在电路断电后，将无法保存数据，代表性产品有DRAM和SRAM；
非易失性存储芯片在所在电路断电后，仍保有数据，代表性产品为NAND FLASH和NOR FLASH。
DRAM作为具有高容量、大带宽、低功耗、短延时、低成本等特征，是主要用于个人电脑、服务器、手机等设备的最为常见的系统内存，也是半导体行业最大的单一产品类别。由于采用不同的设计结构，SRAM比DRAM的读写速度更快、功耗水平更低，但电路结构的差异也造成了相同容量的SRAM的成本高于DRAM，通常情况下只会使用在CPU的一、二级缓存等对存储速度要求严格的领域。FLASH具有寿命长、体积小、功耗低、非易失性等特点和优势，广泛应用于消费电子、移动通信、网络通信、个人电脑、服务器等领域，主要用于代码存储和数据存储等，是近年来发展较快的存储器芯片产品。
根据WSTS的数据，全球存储芯片市场销售额于2015年出现下滑，2016年下半年在中国智能手机出货顺畅以及全球个人电脑出货回暖的带动下，存储芯片价格开始回升，并于2017年呈现爆发式回暖，全年实现销售额1,240亿美元，同比增长61.69%。2018年，存储芯片整体维持较好发展，全年实现销售额1,580亿美元，同比增长27.42%。
2012-2018年全球存储芯片行业市场规模
数据来源：Wind资讯、WSTS
（2）我国存储芯片发展情况
我国作为全球最大的集成电路市场和消费国，在高端微芯片、大容量存储芯片、通信芯片、模拟电路等方面基本依靠进口，根据海关总署数据显示，我国进口集成电路金额在2016-2018年分别为2,270.26亿美元、2,601.16亿美元、3,120.58亿美元，常年保持较高的进口金额水平，存在巨大的进口替代空间。
我国在存储芯片领域的基础并非一穷二白。以DRAM为例，在二十世纪八十年代我国便自主研制了中国人第一块64K DRAM，采用2.5微米工艺；
1990年代至2010年代，中国DRAM产业处于自主技术量产和技术引进的市场化探索阶段；
2015年，紫光收购西安华芯半导体有限公司（后更名为“西安紫光国芯半导体有限公司”）填补了国内DRAM设计空白；
2016年，合肥产投牵头成立合肥长鑫，主攻DRAM方向，在两年多的时间内，合肥长鑫在元件、光罩、设计、制造和测试领域都积累了许多技术和经验。
目前，国内主要存储芯片方队正努力推进扩张步伐。紫光集团正组建DRAM事业部，且其旗下的西安紫光国芯自主创新出全球首系列内嵌自检测修复DRAM存储器产品，开发的存储器芯片产品中有二十余款产品实现全球量产和销售。在3D NAND闪存领域，紫光旗下的长江存储成功研发并已小批量生产了32层3D NAND闪存芯片，其创新的Xtacking TM技术，实现了3D NAND闪存芯片结构的历史性突破。经过两年多的研发并通过和奇梦达的合作，合肥长鑫改进了工艺技术，预计于今年底可量产8GB的DRAM产品。
4、行业发展趋势
（1）行业发展趋势概况
IC Insights预计，2016-2021年，汽车电子及物联网将成为全球半导体下游市场增速最快的两个领域，其市场份额也仅次于手机和标准电脑。与此同时，与物联网、汽车电子等应用相关的产品，如存储芯片、微处理器（MCU）、分立器件、通信芯片、网络芯片等，都成为各大半导体设计厂商（包括IDM和Fabless）重点布局的领域。
在经历了需求强劲以及DRAM和NAND平均销售价格的多年增长周期之后，2018年底半导体行业发展行情放缓，全球芯片销售额从2018年第一季度的1,162亿美元下降至2019年第一季度的1,012亿美元。根据普华永道的预测，尽管存在2019年相对疲软的整体发展态势，2020年半导体行业将实现复苏并保持繁荣，到2022年达到5,750亿美元，复合增长率有望达到4.6%。
（2）行业发展的驱动力
①汽车电子的推动
作为近年来行业增速逐年增长的半导体专用领域行业之一，电子电器在汽车产业中的应用逐渐扩大，市场整体呈稳步上升趋势。根据盖世汽车的研究，受智能驾驶升级和新能源车普及推动，至2022年，全球汽车电子市场规模有望达到21,399亿元，较2017年增长近50%，而中国汽车电子市场规模将达到9,783亿元，较2017年增长80%以上。相较于全球，中国将在汽车电子领域实现更高的复合增长水平。
2017-2022年全球及中国汽车电子市场规模
数据来源：盖世汽车
全球汽车电子产业的发展与汽车工业的发展密切相关。随着消费者对安全性、舒适性、经济性、稳定性、娱乐性等要求的提高，汽车不断朝着互联网化、智能化和新能源化发展，汽车电子在汽车整车成本中占比越来越高。根据盖世汽车统计，2018年纯电动汽车中汽车电子成本已占到总成本的65%，远高于传统紧凑车型的15%和中高端车型的28%。
汽车电子占整车成本的比重
数据来源：盖世汽车
新能源汽车市场的快速发展以及传统燃油车的自动化、智能化升级都将成为全球汽车电子产业发展的重要驱动力。普华永道研究认为，伴随着电动汽车和混合动力汽车的普及率的不断提高，其半导体需求量可为传统汽车的两倍；
随着汽车更加自动化，每辆汽车对半导体的需求量增加，先进驾驶辅助系统（ADAS）、光探测和测距（LiDAR）、信息娱乐系统以及安全和便利功能将进促进半导体在汽车中的应用；
半导体在汽车中的应用可达年均11.9%的增长率。
②物联网市场的推动
根据中国经济信息社发布的《2017-2018年中国物联网发展年度报告》，2017年，全球物联网市场规模为0.9万亿美元；
智能家居等终端交互应用的快速兴起促进了全球消费性物联网产业的发展，但企业数字化转型及变革转型的驱动有望推动产业物联网实现更为快速的发展，预计2022年，全球物联网整体市场规模可达2.3万亿美元，年均增幅可达20%。
得益于外部动力和内生动力的不断丰富，物联网应用场景迎来更大范围的拓展，智慧政务、智慧产业、智慧家庭、个人信息化等方面产生了大量创新性应用方案。2013年我国物联网产业规模不足5,000亿元，2017年已增长至11,860亿元，预计2018年全年达15,034.7亿元，年均复合增长率超25%，高于全球水平。
2013-2018年我国物联网产业规模
数据来源：中国经济信息社
自2008年以来，物联网被广泛关注和研究，全球物联网生态逐步形成，并深入影响了其上游芯片行业的发展。市场研究公司Gartner预测，2020年物联网技术将会被嵌入到95%的电子设备中，以支持新的产品设计。而美国的芯科实验室（Silicon Labs）预测，物联网将在2018年继续成为半导体行业增长的一个重要推动力，在2025年全球将有700亿部联网设备被部署到各类物联网网络中。
5、产品价格及成本
（1）国际经济温和增长，发展中国家增速较快
自2008年经济危机以来，世界经济实现相对复苏。2018年以来世界经济延续温和增长，同时动能有所放缓。一方面，在新一轮科技革命和产业变革尚未实现重大突破的情形下，主要发达经济体经济增速已经达到甚至超过其潜在增长率，当前的相对强劲增长伴随通胀率的明显上升，持续性较弱；
另一方面，受保护主义抬头等因素影响，国际贸易和跨境投资作为世界经济增长的重要动能，近期表现欠佳。
数据来源：Wind 资讯、世界银行、国际货币基金组织
同时，综合考虑技术、城镇化、人口、环境等重大基础因素变化，全球经济增长速度将呈现趋势性下降，在未来较长一段时间可能会保持较低的增速。2020 年至2035年，全球经济增长平均速度为2.6%左右。发达经济体的增长速度将可能进一步放缓，整体增长速度大约在1.7%左右，要低于过去50多年的平均增长速度；
发展中国家增速较快，年均增长速度将达到4.9%左右。以信息技术和数字技术为代表的新一轮技术革命引发的产业革命，将呈现出生产方式智能化、产业组织平台化、技术创新开放化的特征，对全球分工也将带来全面而深刻的影响。
（2）行业发展进入复苏，竞争格局保持稳定
全球半导体行业在过去数十年中随着科技创新的进程整体保持快速增长趋势，亦保持一定的周期性。根据美国半导体协会统计的2000年至2019年6月全球半导体月度销售额数据， 2018年10月全球半导体销售额较2009年2月上涨194.23%，随之出现较大幅度的下滑，2019年4月全球半导体销售额较2018年10 月下跌23.15%，2019年5月至8月有略微复苏。
2000 年1 月-2019 年8 月全球集成电路月度销售额
数据来源：Wind 资讯、美国半导体协会
根据当前市场机构对半导体行业的判断，2018-2019 年半导体行业已进入下行期，主要系中美贸易争端以及半导体下游行业（主要包括智能手机、服务器和PC 等）需求增速放缓等多方面因素导致。与此同时，市场机构普遍认为半导体行业在2019 年相对疲软后有望在2020 年实现复苏并保持繁荣，普华永道研究预计2019 年至2022 年半导体市场销售额将在复苏后保持稳健增长，复合年均增长率约为4.6%。
存储芯片方面，2019 年存储芯片市场有所下滑，预计2020 年开始进入复苏阶段。该领域的增长将由持续的技术进步推动，同时DRAM 和NAND 闪存芯片的平均销售价格提高也将推动收入增长。在半导体的应用市场中，预计汽车市场增长最快，年均复合增长率将达到11.9%；
工业是仅次于汽车的增长市场，预计到2022 年复合年均增长率将达到10.8%。
2016-2022 年存储芯片销售额及增长率
数据来源：普华永道研究
竞争格局方面，存储芯片行业在过去五十多年的发展中经过了严峻的商业竞争和淘汰，已经形成了寡头垄断的局面，国外巨头三星电子、SK海力士和美光科技在DRAM 市场占比超过90%，在NAND 闪存市场占比超过60%。
具体到车用易失性芯片等专用领域，由于对产品有着高品质、稳定性、小批量、多样性的要求，产品技术革新速度较为缓和，同时行业集中度较低。车用易失性芯片领域美光科技近年来均位居行业第一名，市场份额超过40%，本公司位居行业第二名，市场份额约为15%，南亚科技、三星电子、SK海力士、赛普拉斯等位居其后。
（3）行业供需周期变化，未来增长因素可期
本公司所在集成电路设计行业上游为晶圆代工及封测行业，下游为通讯、消费、车用等集成电路应用行业，供需情况呈现周期性变化趋势。根据集邦咨询半导体研究中心（DRAM exchange）的调研报告，DRAM 内存芯片价格在2018 年第三季度以来持续下跌，并在2019 年第一季度跌幅从原先预估的25%调整至接近30%，近期在2019 年第三季度以来出现复苏趋势。
2013 年-2019 年9 月全球DXI 价格指数（DRAM 价格指数）
数据来源：Wind 资讯、DRAM exchange
从供给端考虑，以DRAM为主的存储芯片供给增速处于整体放缓的趋势。DRAM位元供给的增长来源以工艺进步带来的密度提升为主，以产能扩张带来的投片量提升为辅。但是近年来DRAM制程提升开始遇到瓶颈，主流厂商出于成本和研发难度的考虑，开发应用比较谨慎，制程推进放缓和存储密度增速降低直接导致DRAM综合位元供给增速下降。2013-2018年上半年供给端处于产能的平台期，DRAM价格先抑后扬，主要是在消化前期制程提升带来的丰富供给。2018年下半年开始，由于三星电子、SK海力士等资本性支出增加，快速填补需求缺口，景气行情终结，预计2019-2020年即将成为投片量、制程水平的双重平台期，后续2019年将消化库存、2020年前后DRAM位元供求会重新达到平衡。
数据来源：智研咨询
从需求端考虑，在经历前期以智能手机为主带动的快速发展后，存储芯片的
需求结构正快速向着多样化转变，人工智能、物联网、大数据、5G等将成为后续的核心增长动力。过去二十年中，前十年PC端带动了行业的大幅增长，后十年进入智能手机时代，消费电子市场规模迅速扩大，成为半导体行业增长的主要动力。自2018年下半年以来，受智能手机增长放缓、数字货币下行及汽车销量下降等影响，需求处于疲软状态，存储芯片的价格及销量持续下跌。其中，消费电子市场受影响最大，汽车市场由于单车半导体需求量不断增加、工业市场由于安全、自动化的需求上升而受市场影响程度较小。2020年后5G、AI以及云服务、大数据、物联网的普及和应用将成为拉动半导体需求的重要力量，同时下一代DRAM制程也将开始普及，下行周期总体可控，规模总体向上。
受上述经济环境、行业及供需影响，成本方面，本公司报告期内晶圆代工采购等成本有所上升，后续本公司将根据综合成本调整供应商区域以应对市场政策风险；
产品价格方面，由于汽车、工业等专用领域受市场影响程度较小，本公司报告期内部分产品价格随市场行情有所调减，后续公司将把握物联网、5G等机遇积极开发更高附加值的产品，预计产品整体价格将逐渐企稳回升。
（二）行业壁垒
1、技术壁垒
集成电路行业属于技术密集型行业，集成电路的制程进步遵循摩尔定律，即每一至两年伴随集成电路的工艺进步，集成电路产品在计算能力上将得到一倍的提升，在制造生产上将获得减半的成本。对于集成电路设计企业而言，需要紧跟工艺的进步以及生产技术的发展，以保持自身在行业进步中在市场上的竞争优势。随着集成电技术的迭代发展，电路结构越来越复杂，加工步骤也越来越繁多，集成电路设计行业中的部分企业逐渐创新出自身的差异化产品，形成自主核心技术，构筑起同行难以仿效的技术壁垒。
2、资金和规模壁垒
集成电路行业一直以来都是资金密集型行业，无论是在产品的设计研发或是制造生产环节，大量的研发投入或是制造生产线的投入对于资金的规模都有很高的要求。在集成电路设计行业，设计厂商在制程的研发、规格的升级上需紧跟快速变化的市场要求，从而实现芯片产品的更新换代，因此需持续进行研发投入，若研发投入不足而放缓研发进展，则很可能使设计厂商失去技术和成本的优势。集成电路制造厂商持续采购先进设备以及对生产线的技术升级所需要的巨额资金往往比设计厂商的研发投入规模要求更高，以此才能保持制造厂商在生产规模及成本上的优势。因此，若无足够的资金实力以维持高额的研发支出，且若未经过长时间的发展实现规模效应，新进入者将无法持续生存。
3、人才壁垒
集成电路行业属于知识密集型行业，领先的技术创新人才和经验丰富的管理人才对于企业未来的发展和市场竞争力的提高具有重要的推动作用。集成电路设计行业在所有集成电路子行业中，对于人才的要求和依赖程度最高，作为以Fabless模式经营的轻资产行业，人员稳定、高效而富有经验的团队是企业的核心竞争力之一。我国大陆集成电路领域的高端技术人才相较于美国、韩国和台湾地区而言相对稀缺，优秀的管理人才和技术人才多集中于行业龙头企业。因此，对于市场的新进入者，人才的引进和激励管理是非常重要的战略工作。
4、客户壁垒
芯片作为整个电子器件的核心，其可靠性和稳定性对电子产品而言意义重大。因此，下游客户在选择上游芯片供应商时极为谨慎，对新产品的导入控制非常严格，通常会对市场上符合要求、口碑较好的多款芯片产品进行可靠性、稳定性、兼容性等验证，从中挑选出最合适的芯片方案。因导入周期较长，下游客户一旦选定芯片方案，通常不会轻易再进行更换。一旦某一款芯片或者某几款芯片获得了客户认可，形成了良好的市场口碑，将对市场新进入者形成壁垒。
（三）行业发展环境
1、有利因素
（1）国家产业政策大力扶持
集成电路行业是国家经济发展的支柱型行业之一，其发展程度是衡量一个国家科技发展水平的核心指标之一，我国政府也已通过一系列法律法规及产业政策，大力推动集成电路行业的发展。自2000年以来，国家已陆续颁布了一系列法律法规及政策，从提供税收优惠、保护知识产权、提供技术支持、引导风险资金的流入等角度，支持该行业的发展。2015年国务院颁布的《中国制造2025》中也明确计划2020年中国大陆集成电路产业内需市场自主生产制造率将达40%，2025年将更进一步提高至70%，基于信息安全考虑和巨大的进口替代空间，集成电路产业将是未来10年国家政策重点扶持的领域，而存储芯片产品作为目前进口消费比重最高的领域无疑将获得更大的产业政策支持。
（2）我国集成电路产业链日趋成熟
近年来，全球集成电路产业的制造重心、消费市场及人才在中国快速积聚，产业重心转移趋势明显，产业链日趋成熟。
在制造环节，台积电、通富微电、日月光等全球主要晶圆制造企业、封装测试企业纷纷在中国大陆建立和扩充生产线，国内原有的晶圆代工制造企业的工艺水平也得到显著提升，为采用Fabless模式的国内集成电路设计企业提供了产能上的保障。
在消费市场方面，中国人口基数大、电子产品接受程度高、消费需求旺盛。随着国民经济和收入水平的快速增长，中国已成为全球最重要的电子产品消费市场。国内芯片设计企业凭借相似的文化背景，可以与下游厂商乃至终端客户保持顺畅沟通，提供更稳定的供应和更好的服务，充分发挥贴近本土市场的地缘优势。在此背景下，国内集成电路设计、制造、封测等方面的技术取得了明显的进步，原来由国外企业垄断的核心芯片设计技术也逐步被部分国内优秀企业攻克、掌握并成功产业化。
（3）市场需求的有利推动
集成电路行业的下游应用领域十分广泛，包括汽车电子、工业控制、消费电子、网络设备、移动通信等，下游广阔的应用领域稳定支撑着集成电路行业的持续发展。随着终端市场的便携化、智能化、网络化的发展趋势日趋明显，智能手机、平板电脑等下游市场需求旺盛，产品更新换代速度快，相关应用领域的繁荣使得上游的集成电路行业稳步上升。此外，随着物联网、人工智能、云计算、智能汽车、智能家居、可穿戴设备等为代表的新兴产业快速发展，催生大量芯片产品需求，成为继计算机、网络通信、消费电子之后推动集成电路产业发展的新动力，为集成电路设计企业带来新的发展机遇。
2、不利因素
（1）行业竞争激烈，国内集成电路存储设计领域基础薄弱
集成电路行业在我国竞争非常激烈，其市场主要由技术领先、资本雄厚、经营灵活的国际企业占据。尽管国内企业在集成电路设计领域取得了一定进步，但技术水平与产业规模都与国际企业有一定差距，基础仍较为薄弱。
（2）设计人才匮乏，研发投入巨大
集成电路的发展遵循摩尔定律，因此持续的研发投入是保证企业竞争性的前提和基础。同时，高性能、高可靠性的集成电路产品设计也需要大量高端人才，目前国内从事集成电路设计的人才无论是从数量或者经验的角度与国际高端技术人才对比，都还有一定的差距。
（四）区域性、周期性和季节性特征
1、区域性
集成电路行业具有明显的区域性特征，全球主要集成电路厂商分布于欧洲、美洲、日韩、台湾等地区。国外的集成电路产业已经形成较为成熟的体系并且稳定运行了多年，技术上存在明显的竞争优势，而国内处于发展初期，以长三角、珠三角、京津环渤海等部分地区为主并形成了一定的产业集群。
销售区域方面，目前欧洲、美洲及日韩等发达国家仍然是集成电路的主要销售区域，但产业链已开始向以亚洲为代表的新兴市场，特别是中国市场进行转移，其未来将成为重要的主流市场之一。
2、周期性
受国际芯片发展准则摩尔定律的制约，集成电路产业的发展会有技术、时间和价格的波动，经过一段长时间的高速增长后，增速趋缓属于产业的正常调整，因此集成电路产业具有技术呈周期性发展、市场呈周期性波动的特点。集成电路产业的发展趋势和宏观经济运行周期存在一定相似性，即宏观经济发展较好时，终端客户对产品的需求增加，而宏观经济放缓时，终端客户需求的减弱也会减少对集成电路产品的需求。
3、季节性
集成电路产业没有明显的季节性特征。但是，对于消费类电子产品芯片而言，由于节假日产品销量较多，因此在节前的芯片出货量一般较高。
（五）行业经营模式
根据集成电路设计企业是否具有晶圆生产线，集成电路设计企业经营模式主要可分为IDM模式和Fabless模式。
1、IDM
IDM模式即垂直整合制造模式，是指企业业务范围涵盖集成电路的设计、制造、封装和测试等所有环节。这种模式对企业的研发力量、资金实力和市场影响力都有较高的要求，企业除了进行集成电路设计之外，还拥有自己的晶圆厂、封装和测试厂，部分企业甚至延伸至下游电子设备制造行业。面对晶圆生产、封装和测试的生产线建设，企业均需要投入巨额资金。IDM模式的优点是企业具有对内部资源整合的优势、以及垂直生产线的技术优势。采用IDM模式的代表性企业包括英特尔、三星、美光、海力士、东芝半导体、意法半导体等大型跨国企业。
2、Fabless
Fabless模式即无晶圆生产线集成电路设计模式，是指集成电路企业只从事集成电路设计业务，晶圆制造、封装和测试等环节分别委托给晶圆制造企业、封装企业和测试企业代工完成。Fabless模式源于集成电路产业的专业化分工，相比IDM模式，Fabless模式的资金、规模门槛更低，企业能够在资金和规模有限的情况下，集中资源进行集成电路的设计和研发，充分发挥企业的研发能力，因此具有轻资产、强专业的特点，对企业的快速发展起到了至关重要的作用。目前，全球大多数集成电路企业均采用Fabless模式，代表性企业包括高通、博通、英伟达、迈威科技、展讯、海思等。
（六）行业上下游
本公司作为集成电路设计企业，处于集成电路产业链中的核心环节。在Fabless模式下，集成电路设计企业的产品方案通过代工方式委托给晶圆制造企业、封装和测试企业进行产品的制造和生产，上游企业包括了晶圆制造企业、封装企业以及测试企业。下游企业主要包括各种电子产品制造企业、集成电路产品经销商等。
1、上游行业对本行业的影响
晶圆制造、封装和测试作为集成电路设计行业的上游行业，对本行业的影响体现在三个方面：一是产品良率，受到代工企业的晶圆制造和芯片封装的工艺水平、存储芯片测试技术能力的影响，芯片的最终产品良率高低会直接影响到芯片的单位成本；
二是产品成本，集成电路存储芯片主要原材料晶圆价格的变化，以及封装和测试费用的高低，直接影响集成电路存储芯片设计企业产品的成本高低和结构；
三是交货周期，代工企业的整体产能以及产能利用率将直接决定集成电路存储芯片设计企业产品的出货数量，进而导致代工企业在交货周期上产生差异。
因此，建立和代工企业之间紧密而良好的合作关系对于集成电路存储芯片设计企业而言尤为重要，谨慎选择代工企业、对产品制造工艺和技术问题等保持和代工厂有效的沟通、完善企业采购管理制度等措施，能有效降低上游行业对集成电路存储芯片设计企业的负面影响，同时强化企业自身竞争实力。
2、下游行业对本行业的影响
集成电路设计行业的下游主要是涵盖了汽车、工业制造、通讯设备、消费电子等应用领域。下游行业企业面临的产品性能提升、成本优化、技术升级等需求通过市场传递到集成电路设计行业。由于专用领域市场存在的高壁垒特征，使行业新进入设计公司很难在短期内提高市场份额，而具有多年行业经验的设计厂商则能更快速的对接下游企业的设计需求。以汽车电子市场为例，受驾驶自动化和汽车电子化趋势的影响，近年来汽车存储芯片逐步转型升级为拥有具有更高集成度、更低功耗表现、并能更深入地与其他产品兼容的特性，这也为具有多年芯片设计经验的企业提供了更好的前景。集成电路设计企业需依靠对市场变化的敏锐洞察能力以及下游企业持续对产品进行升级和设计要求提高的需求，保持在行业中的竞争力，以减小下游行业变化带来的负面影响。
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